Aula 9 - Flip Flop.SEL405

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Aula 9

Flip-Flop SEL 0405 – Introdução aos Sistemas Digitais Prof. Dr. Marcelo Andrade da Costa Vieira

Combinatórios x Sequenciais

l 

Circuitos Combinatórios: o valor da saída no instante t depende apenas da combinação dos valores das entradas neste instante. Os estados anteriores não interessam.

l 

Circuitos Sequenciais: o valor da saída no instante t não depende apenas dos valores das entradas neste instante, mas também da sequência das entradas anteriores.

Combinatórios X Sequenciais l 

Nem todos os projetos em sistemas digitais conseguem ser resolvidos utilizando circuitos combinatórios.

l 

Algumas vezes é necessário o conhecimento de um ou mais estados anteriores e também da sequência anterior para se calcular a saída do circuito.

l 

Exemplo: Contadores

Exemplo Observar uma fileira de 3 lâmpadas; l  As lâmpadas só acendem uma de cada vez; l  Se as lâmpadas acenderem na sequência 1 – 2 – 3, deve-se soar um alarme. l 

ALARME ! 1 l 

2

3

Não pode ser resolvido utilizando circuito combinatório.

Elemento de Memória 1.  Latch* Básico

Latch Estático

2 estados de saída possíveis: Q = 1 (SET) Q = 0 (RESET/CLEAR)

Q

Q * Também chamado de multivibrador biestável

Elemento de Memória 1.  Latch* Básico

Latch Estático

2 estados de saída possíveis: Q = 1 (SET) Q = 0 (RESET/CLEAR)

Q

Q * Também multivibrador biestável

2. Símbolo geral de um Latch 2 estados de saída possíveis: Q = 1 e Q = 0

Latch RS

Latch RS R

S

Condição Inicial  Q = 0

0

0

1

0

2

Q

1

Q

R S

1

2

0 0 01 00

Q Q 0

1

Latch RS

Latch RS R

S

Condição Inicial  Q = 0

0

1

1

2

0→1

Q

1→ 0

Q

R S

1

2

Q Q

0 0 01 00

0

1

0 1 00 11

1

0

Latch RS

Latch RS R

S

Condição Inicial  Q = 0

1

0

1

0

2

Q

1

Q

R S

1

2

Q Q

0 0 01 00

0

1

0 1 00 11

1

0

1 0 11 00

0

1

Latch RS

Latch RS R

S

Condição Inicial  Q = 0

1

0

1

1

2

Q

1→0

Q

Não é possível prever o próximo estado após esta ocorrência!

R S

1

2

Q Q

0 0 01 00

0

1

0 1 00 11

1

0

1 0 11 00

0

1

1 1 10 01

0

0

“Estado Proibido” Incompatibilidade Q=Q

Latch RS

Latch RS R

S

Condição Inicial  Q = 1

0

1

1

0

2

Q

0

Q

R S

1

2

0 0 00 10

Q Q 1

0

Latch RS

Latch RS R

S

Condição Inicial  Q = 1

0

1

1

1

2

Q

0

Q

R S

1

2

Q Q

0 0 00 10

1

0

0 1 00 11

1

0

Latch RS

Latch RS R

S

Condição Inicial  Q = 1

1

1

0

2

1→ 0

Q

0→1

Q

R S

1

2

Q Q

0 0 00 10

1

0

0 1 00 11

1

0

1 0 11 00

0

1

Latch RS

Latch RS R

S

Condição Inicial  Q = 1

1

1

1

2

1→ 0

Q

0

Q

Não é possível prever o próximo estado após esta ocorrência!

R S

1

2

Q Q

0 0 00 10

1

0

0 1 00 11

1

0

1 0 11 00

0

1

1 1 10 01

0

0

“Estado Proibido” Incompatibilidade Q=Q

Latch RS

Tabela verdade:

Latch RS Mantém o estado anterior

Q=0

Q=1

R S

Q Q

R S

Q Q

R S

Q

0 0 0 1 1 0

0 1 0

1 0 1

0 0 0 1 1 0

1 1 0

0 0 1

1 1

0

0**

1 1

0

0**

0 0 1 1

Q0 1 0 0*

R = Reset S = Set

0 1 0 1

(nível lógico 0)

* “Incompatibilidade” (Est. “proibido”)

(nível lógico 1)

Não é possível prever o próximo estado após esta ocorrência.

Diagramas de Tempo de circuitos combinacionais

FORMAS DE ONDA – PORTA AND

FORMAS DE ONDA – PORTA AND

Diagramas de Tempo de circuitos sequenciais

Esquema Geral de um Latch RS:

Funcionamento:

Tipos de Latch RS: Latch RS com portas NOR •  Set e Reset ativados em nível lógico alto •  Estado proibido: saída = 0 0

Outros Tipos: Latch RS com portas NAND •  Set e Reset ativados em nível lógico baixo •  Estado proibido: saída = 1 1

Outros Tipos: Latch RS com portas NOR + Inversor na entrada •  Set e Reset ativados em nível lógico baixo •  Estado proibido: saída = 0 0

Outros Tipos: Latch RS com portas NAND + Inversor na entrada •  Set e Reset ativados em nível lógico alto •  Estado proibido: saída = 1 1

Latch RS com portas NAND:

Funcionamento:

Circuitos Sequenciais Síncronos e Assíncronos

Assíncronos X Síncronos Os Circuitos Sequenciais podem ser divididos em dois grandes grupos: l 

Circuitos Sequenciais Assíncronos (Latch): –  As saídas podem mudar de estado a qualquer momento em que uma ou mais entradas mudarem de estado; –  Há um atraso entre a mudança na entrada e a alteração da saída;

l 

Circuitos Sequenciais Síncronos (Flip-Flop): –  O momento exato em que a saída pode mudar de estado é determinado por um sinal periódico – “clock”; –  Geralmente um trem de pulsos de onda quadrada; –  Sensível à nível ou à borda (subida ou descida) do “clock”.

Flip-Flop RS

Flip-Flop RS Síncrono

Sensível à Nível

S Q Ck Q R •  Para Ck=0  Q e Q não “sentirão” eventuais variações nas entradas •  Para Ck=1  funcionamento normal (portas de entrada habilitadas)

Flip-Flop RS

Flip-Flop RS Síncrono

Sensível à Nível

S Q Ck Q R •  Para Ck=0  Q e Q não “sentirão” eventuais variações nas entradas •  Para Ck=1  funcionamento normal (portas de entrada habilitadas)

Flip-flop RS

FF RS sensível à nível: comportamento Estado Proibido

Ck

S

1

1

R

Q

Circuitos Sequenciais Síncronos l 

Circuitos Sequenciais Síncronos: –  Em um sistema sequencial completo, que contém vários componentes digitais síncronos, as entradas de alguns deles podem ser ligadas às saídas de outros componentes; –  Todos eles devem seguir o mesmo pulso de clock; –  Para que a resposta final do sistema seja confiável, é necessário que cada circuito execute uma operação por ciclo do clock.

Circuitos Sequenciais Síncronos l 

Circuitos Sequenciais Síncronos: –  Nesse caso, é necessário saber o momento exato da variação do valor de saída de cada componente, ou seja, é necessário que as mudanças sejam sincronizadas com o clock do sistema; –  Se o flip-flop for sensível à nível, ele fica “transparente” à mudanças de estado na entrada durante todo o ½ período do clock, e a saída pode variar durante esse tempo, fazendo com que a sincronização não seja perfeita.

Flip-flop RS

FF RS sensível à nível: comportamento Ck

S R

Q

Não houve sincronização!

Flip-Flops sensíveis à borda

Transição por borda

FF RS Síncrono

Sensível à Borda

•  Para Ck=0 ou 1  Q e Q não “sentirão” eventuais variações nas entradas •  Para Ck= ↑ ou ↓  portas de entrada habilitadas por alguns nanosegundos.

Detector de Borda Borda de Subida

Borda de Descida

A duração dos pulsos CLK* é normalmente de 2 a 5 ηs

FF RS Síncrono

Sensível à Borda

•  Para Ck=0 ou 1  Q e Q não “sentirão” eventuais variações nas entradas •  Para Ck= ↑ ou ↓  funcionamento normal (portas de entrada habilitadas)

FF RS Síncrono

Sensível à Borda

FLIP-FLOP JK

Flip-flop JK

Flip-Flop JK

J

Condição Inicial  Q = 0

1

K1

S

Q

0→1

R

Q

1→ 0

J 0 0 1

K Q 0 Q0 1 0 0 1 1 1 1

Resolver o problema do “estado ambíguo” quando as duas entradas são iguais a 1

Flip-flop JK

Flip-Flop JK

J

Condição Inicial  Q = 1

1

K1

S

Q

1→0

R

Q

0→ 1

J 0 0 1

K Q 0 Q0 1 0 0 1 1 1 0

Resolver o problema do “estado ambíguo” quando as duas entradas são iguais a 1

Flip-flop JK

Flip-Flop JK

J

K

S

Q

R

Q

J 0 0 1 1

K 0 1 0 1

Q Q0 0 1 Q0

Comutação – “Toggle” Inverte o estado anterior

Flip-flop JK

Circuito básico - Assíncrono J

K

Q J

Q

K

Q

Q

Problema do JK comum: Se não houver um sistema de sincronismo, no modo “toggle” (J = K = 1) os estados ficam invertendo a cada instante e o circuito fica instável.

Flip-flop JK

FF JK síncrono – Sensível à Nível J

Q J

Q

Ck

Ck

K

K

Q

Q

Problema do JK sensível à nível: quando o Ck=1, há passagem das entradas e realimentações; se, nesse instante, houver mudança de J e/ou K, haverá nova saída  comutação para outro estado mais de uma vez durante o mesmo pulso de Ck

Flip-flop JK

Flip-Flop JK sensível à borda de subida

J Ck K

S

Q

Ck R

Q

J K Q* 0 0 Q0 0 1 0 1 0 1 1 1 Q0 * Na transição da borda do clock

Flip-flop JK

Circuito interno de um FF JK sensível à borda

Esquema Geral de um FF JK disparado por borda de descida:

Flip-flop JK

Flip-Flop JK sensível à borda

FF JK síncrono com entradas Assíncronas Preset e Clear

FF Tipo T com entradas Assíncronas

OUTROS TIPOS DE FLIP-FLOPS

FF tipo D

Flip-flop D

FF Tipo D (“Data”) J (ou S) Q

D

Ck

Ck

K (ou R) Q

Ck D Q

D 0 1

Q 0 1

Ck =↑ ou ↓

FF Tipo D sensível à borda de subida

Aplicações do FF Tipo D: • 

Transferência de dados em paralelo

Latch D “Transparente”

Sensível à Nível

Funcionamento do Latch D “Transparente” Sensível à nível - mantém o estado anterior até o próximo nível “transparente” - memória

REGISTRADORES Utilização: 1. Armazenamento de informações com mais de 1 bit (tipo mais simples de MEMÓRIA) 2. Aplicação em: ü  Conversores (série/paralelo, paralelo/série...) ü  Contadores, multiplicadores binários ü  Memórias, computadores, microprocessadores, microcontroladores.

1. Transferência de dados

Data J0 Ck K0

Ck

Q0 Q0

J 0 0 1 1

K 0 1 0 1

Q Q0 0 1 Q0

Registrador de Deslocamento – Shift Register Data J0 Ck↓

Q0

K0

Q0

J1 Ck↓

J2 Ck↓

Q1

K1

Q1

Q2

K2

Q2

Ck Ck

Data

Q0

Q1

Q2 Q3 (= S)

1

2

3

4

5

6

7

8

J3 Ck↓

Q3

K3

Q3

S

Registrador de Deslocamento – Shift Register Sequência de entrada 1101

Bordas do CK

Q0

Q1

Q2

Q3

0

0

0

0

1

0

0

0

1

1

0

0

0

1

1

0

1

0

1

1

1

0

1

5

1

0

6

1

7

Saída serial

1 2 3 4

2. Transferência serial de dados de um registrador X para outro registrador Y

3. Conversor Serial/Paralelo

Q0

Data D0 Ck↓

Q0 Q0

Ck

Q1 D1 Ck↓

Q1 Q1

Q2 D2 Ck↓

Q2 Q2

D3 Ck↓

Q3 Q3 Q3

Q0

Data D0 Ck↓

Q1 D1 Ck↓

Q0 Q0

Q2 D2 Ck↓

Q1 Q1

Q3 D3 Ck↓

Q2 Q2

Q3 Q3

Ck Ck

Q0

Q1

Q2 Q3

1

2

3

4

5

1

0

6

7

8

D

Q0 Q1 Q2 Q3

1

0

0 0 0

1

1

0 0 0

0

1

1 0 0

1

0

1 1 0

1

0 1 1

Ck 1 2 3 4

1

1

1101 MSB = Q3

LSB = Q0

Transferência Paralela de Dados

FF tipo T

Flip-flop tipo T

FF Tipo T (“Toggle”) T Ck

J

Q

Ck K

Q

T 0 1

Q Q0 Q0

Ck Q T=1

fQ = fCk / 2 Divisor por 2

FIM